Công nghệ cmos là gì? Các bài nghiên cứu khoa học liên quan

Giới thiệu về công nghệ CMOS

CMOS (Complementary Metal–Oxide–Semiconductor) là nền tảng công nghệ chế tạo mạch tích hợp sử dụng cặp bóng bán dẫn bù trừ NMOS và PMOS để thực hiện logic số, bộ nhớ và cả các phần tử tương tự. Cốt lõi của CMOS nằm ở khả năng đạt mật độ tích hợp rất cao với công suất tĩnh thấp nhờ cấu trúc MOSFET cổng cách điện bằng điện môi oxit. Trong thực hành công nghiệp, CMOS bao quát từ các họ logic tiêu chuẩn đến vi xử lý hiệu năng cao và cảm biến ảnh trên cùng đế silicon.

Các định nghĩa thực hành và tổng quan công nghệ có thể tham khảo ở trung tâm tri thức ngành bán dẫn như Semiconductor Engineering – CMOS, các thuật ngữ chuẩn hóa của nhà sản xuất như Intel Glossary, và các ấn phẩm kỹ thuật/giáo dục của IEEE như bản trình bày về cấu trúc MOSFET từ IEEE EDS “The Anatomy of a Power MOSFET”.

Nhờ nguyên lý bổ sung giữa hai cực tính, CMOS trở thành phương pháp mặc định cho logic số quy mô rất lớn (VLSI). Các hệ sinh thái thiết kế, công cụ EDA và quy trình chế tạo đều tối ưu cho CMOS, trong khi lộ trình công nghệ tiếp tục mở rộng sang các biến thể cổng 3D như FinFET và RibbonFET/GAAFET đã được các hãng trình diễn trong các sự kiện học thuật và công bố công nghệ gần đây, ví dụ thông cáo kỹ thuật của Intel Foundry tại IEDM 2024.

• Miêu tả chung: nền tảng chế tạo IC dựa trên MOSFET cực tính n và p.
• Phạm vi ứng dụng: logic số, bộ nhớ, mạch tương tự, RF, cảm biến.
• Điểm mạnh chính: công suất tĩnh thấp, khả năng tích hợp, chi phí/bit tốt.

Nguyên lý hoạt động

Trong một cổng logic CMOS điển hình (ví dụ bộ đảo), cặp transistor PMOS/NMOS được mắc bổ sung: mạng kéo lên (PMOS) dẫn khi ngõ vào ở mức thấp và mạng kéo xuống (NMOS) dẫn khi ngõ vào ở mức cao. Trạng thái tĩnh lý tưởng không có dòng dẫn qua từ nguồn đến đất, vì một mạng tắt khi mạng kia bật. Việc chuyển mạch diễn ra trong khoảng thời gian rất ngắn khi tín hiệu đi qua vùng ngưỡng, tạo ra dòng ngắn mạch tạm thời và sạc/xả điện dung nút ra.

Điện dung nút ra chi phối công suất động thông qua việc sạc/xả ở mỗi chu kỳ chuyển mạch. Công suất động xấp xỉ theo:

$P_{\mathrm{dyn}} \approx \alpha \, C_{\mathrm{load}} \, V_{DD}^{2} \, f$

với $\alpha$ là hệ số hoạt động (tỷ lệ chuyển mạch), $C_{\mathrm{load}}$ là điện dung tải tổng, $V_{DD}$ điện áp nguồn và $f$ tần số xung đồng hồ. Điện dung cổng có thể được gần đúng theo điện dung tấm phẳng:

$C_{\mathrm{ox}} = \frac{\varepsilon_{\mathrm{ox}} A}{t_{\mathrm{ox}}}$

trong đó $\varepsilon_{\mathrm{ox}}$ là hằng số điện môi của lớp oxit cổng, $A$ diện tích cổng, $t_{\mathrm{ox}}$ bề dày điện môi. Khi thu nhỏ kích thước, các hiệu ứng kênh ngắn và rò rỉ dưới ngưỡng làm tăng công suất tĩnh; các tài liệu từ IEEE EDS cung cấp khung vật lý chi tiết về cơ chế dòng rò và cấu trúc MOSFET thực tế (tài liệu IEEE EDS).

• Trạng thái tĩnh: lý tưởng $I_{\mathrm{DC}} \approx 0$ nhờ mạng bổ sung.
• Trạng thái chuyển: công suất do sạc/xả điện dung và dòng ngắn mạch tạm thời.
• Ảnh hưởng công nghệ: V_th, t_ox, chiều dài kênh và hình học cổng quyết định độ trễ và tổn hao.

Cấu trúc và thành phần

Mỗi MOSFET trong CMOS gồm cực nguồn (S), cực thoát (D), kênh dẫn trong nền silicon pha tạp, cổng (G) kim loại/đa tinh thể tách bởi điện môi oxit có hằng số điện môi cao (high-k trên các nút hiện đại). Việc tạo kênh dẫn là hệ quả của điện trường xuyên qua điện môi cổng điều biến nồng độ hạt mang dưới cổng, cho phép điều khiển dòng dẫn mà không có dòng DC qua điện môi lý tưởng. Các sơ đồ cắt lớp, cấu trúc rãnh (trench), và biến thể cho công suất cao được mô tả trực quan trong tài liệu IEEE EDS về giải phẫu MOSFET công suất Anatomy of a Power MOSFET.

Ở mức mạch, các phần tử ký sinh – điện trở đường dẫn, điện dung chồng lấn, điện cảm nối dây – quyết định đáp ứng tần số và nhiễu xuyên. Khi tích hợp hàng tỷ transistor, các lớp kim loại liên kết (interconnect) và điện môi nội bộ trở thành giới hạn chi phối độ trễ tổng, trong khi thiết kế tiêu chuẩn ô (standard cell) cân bằng giữa khả năng lái và diện tích. Tổng quan về tích hợp mạch và các yếu tố cấu trúc có thể tham khảo tại trung tâm tri thức Integrated Circuits – Semiconductor Engineering.

Những tiến hóa kiến trúc cổng từ MOS phẳng sang FinFET đến Gate-All-Around (ví dụ RibbonFET) nhằm kiểm soát tốt hơn điện trường cạnh và ức chế dòng rò kênh ngắn; điều này nâng cao độ dốc dưới ngưỡng và hiệu quả điều khiển kênh ở kích thước nanomet. Các minh chứng gần đây về CMOS RibbonFET cổng 6 nm cho thấy khả năng duy trì tỉ lệ thu nhỏ trong lộ trình hậu-FinFET Intel Foundry IEDM 2024.

• Vật liệu cổng/điện môi: kim loại cổng + high-k để giảm dòng xuyên hầm và điều chỉnh V_th.
• Liên kết kim loại đa tầng: giới hạn RC chi phối trễ hệ thống ở nút tiên tiến.
• Ký sinh không lý tưởng: cần mô hình hóa SPICE chính xác để dự đoán hiệu năng.

Ưu điểm chính của CMOS

Điểm nổi bật nhất của CMOS là công suất tĩnh thấp ở trạng thái logic ổn định do một mạng transistor luôn tắt; điều này trực tiếp cải thiện năng lượng tiêu thụ trung bình cho các khối logic rộng lớn và cho phép mật độ tích hợp cao mà không bị giới hạn bởi tản nhiệt như các họ logic trước đây. Sự vượt trội về năng lượng-trên-phép-toán giúp CMOS trở thành nền tảng mặc định của vi xử lý hiệu năng/hiệu suất năng lượng tối ưu và của các hệ thống di động.

Khả năng tích hợp cực cao của CMOS cho phép đóng gói chức năng số, tương tự, RF và thậm chí cảm biến trên một đế (SoC). Chuỗi cung ứng phong phú, tiêu chuẩn hóa thư viện cell, và họ sản phẩm logic hỗ trợ rộng rãi từ các nhà sản xuất lớn giúp giảm chi phí và thời gian đưa sản phẩm ra thị trường. Các tài liệu ứng dụng/hướng dẫn logic của Texas Instruments cung cấp bức tranh hệ thống về các họ logic CMOS (HC, HCT, AHC, LVC) và cách giao tiếp với các mức tín hiệu khác, ví dụ SCLA011 – HCT CMOS Logic Family, Logic Guide, và LVC/LV Low-Voltage CMOS.

Các chỉ báo định lượng thường dùng để làm rõ lợi thế CMOS trong thiết kế:

• Công suất tĩnh: $P_{\mathrm{static}} \approx I_{\mathrm{leak}} \cdot V_{DD}$, tối thiểu khi $I_{\mathrm{leak}}$ thấp nhờ thiết kế thiết bị và điện áp ngưỡng phù hợp.
• Công suất động: $P_{\mathrm{dyn}} \propto V_{DD}^{2}$, giảm mạnh khi hạ điện áp và tối ưu hệ số hoạt động $\alpha$.
• Độ trễ cổng (ước lượng): $t_{pd} \approx \frac{C_{\mathrm{load}} \, V_{DD}}{I_{\mathrm{drive}}}$, cải thiện nhờ tăng khả năng lái và giảm tải ký sinh.

Hạn chế và thách thức

Mặc dù CMOS nổi bật về tiêu thụ năng lượng thấp và mật độ tích hợp cao, công nghệ này vẫn đối mặt với nhiều thách thức, đặc biệt khi tiến tới các nút công nghệ siêu nhỏ dưới 10 nm. Một trong những vấn đề lớn nhất là dòng rò (leakage current), xuất hiện ngay cả khi mạch ở trạng thái tĩnh. Khi chiều dài kênh giảm, hiệu ứng kênh ngắn (short-channel effect) khiến điện áp ngưỡng $V_{th}$ giảm, làm gia tăng dòng rò dưới ngưỡng và xuyên hầm qua lớp điện môi cổng.

Hiệu ứng kênh ngắn có thể gây ra hiện tượng modun hóa chiều dài kênh (channel length modulation), làm thay đổi đặc tính dẫn điện của transistor. Trong các mạch tốc độ cao, dòng rò không chỉ làm tăng tiêu thụ năng lượng mà còn gây nóng cục bộ, ảnh hưởng đến độ tin cậy lâu dài. Các yếu tố ảnh hưởng chính:

• Giảm chiều dài kênh dẫn đến tăng ảnh hưởng điện trường của cực thoát lên kênh (drain-induced barrier lowering).
• Độ mỏng của lớp điện môi cổng gây dòng xuyên hầm điện tử (gate tunneling current).
• Biến thiên thống kê của kích thước và nồng độ pha tạp gây sai lệch $V_{th}$.

Một công thức xấp xỉ cho dòng rò dưới ngưỡng là:

$I_{\mathrm{sub}} \approx I_{0} \exp\left(\frac{V_{G} - V_{th}}{n V_{T}}\right)$

với $n$ là hệ số subthreshold slope, $V_{T}$ là điện áp nhiệt. Khi $V_{th}$ giảm, dòng rò tăng theo cấp số nhân.

Bên cạnh vấn đề rò rỉ, RC delay từ mạng liên kết (interconnect) trở thành yếu tố giới hạn hiệu năng. Khi kích thước mạch tăng, điện trở và điện dung ký sinh từ các đường kim loại gây ra độ trễ đáng kể và tiêu tán năng lượng. Các kỹ thuật như sử dụng đồng thay cho nhôm, hoặc lớp điện môi hằng số thấp (low-k dielectrics) giúp cải thiện, nhưng vẫn không thể loại bỏ hoàn toàn hạn chế này.

Tiến triển qua các thế hệ công nghệ

Công nghệ CMOS đã trải qua nhiều thế hệ thu nhỏ, từ 250 nm, 130 nm, 90 nm, 45 nm, 14 nm, 7 nm cho tới các thế hệ dưới 3 nm hiện nay. Mỗi thế hệ thu nhỏ cho phép tăng mật độ transistor, giảm điện áp hoạt động và cải thiện hiệu năng, nhưng đồng thời cũng làm tăng thách thức về kiểm soát rò rỉ, biến thiên quy trình và giới hạn vật lý.

Sự chuyển đổi từ cấu trúc MOS phẳng sang FinFET (3D) ở khoảng nút 22 nm là một bước đột phá. FinFET cải thiện khả năng điều khiển kênh nhờ cấu trúc vây (fin) được bao bọc bởi cổng ở ba mặt, giúp giảm dòng rò và cải thiện subthreshold slope. Ở các nút dưới 3 nm, công nghệ Gate-All-Around (GAAFET) hoặc RibbonFET đang được nghiên cứu và triển khai thương mại, cung cấp khả năng điều khiển kênh tốt hơn nữa.

• FinFET: cải thiện tỷ lệ tắt/mở, giảm dòng rò, nhưng quy trình chế tạo phức tạp hơn.
• GAAFET: bao bọc kênh hoàn toàn, thích hợp cho các nút < 3 nm.
• Công nghệ 3D stacking: tăng mật độ mà không cần giảm kích thước transistor.

Báo cáo công nghệ của TSMC và Intel tại các hội nghị IEDM, VLSI Technology thường cung cấp thông tin chi tiết về lộ trình công nghệ, ví dụ TSMC Logic Technology.

Ứng dụng thực tiễn

CMOS được ứng dụng rộng rãi trong nhiều lĩnh vực. Trong vi xử lý, gần như tất cả CPU, GPU thương mại hiện đại đều dựa trên CMOS, từ các sản phẩm của Intel, AMD, ARM cho tới Apple Silicon. Bộ nhớ SRAM, DRAM và flash NAND đều dựa vào CMOS cho mạch điều khiển và truy xuất dữ liệu.

Trong lĩnh vực cảm biến, CMOS image sensor (CIS) đã thay thế phần lớn CCD truyền thống nhờ chi phí thấp hơn, khả năng tích hợp cao và tiêu thụ điện năng thấp. CIS xuất hiện trong hầu hết điện thoại thông minh, máy ảnh số, và hệ thống thị giác máy tính.

• Vi xử lý: CPU Intel Core, AMD Ryzen, Apple M-series.
• Bộ nhớ: SRAM trong cache, DRAM chính, flash NAND lưu trữ.
• Cảm biến: camera điện thoại, thiết bị IoT, hệ thống giám sát.

Trong hệ thống nhúng và IoT, CMOS cho phép tích hợp mạch logic, RF và cảm biến trên cùng đế, giảm kích thước và chi phí. Các SoC của Texas Instruments, NXP, hoặc Qualcomm đều dựa trên nền tảng này.

So sánh với các công nghệ khác

Mặc dù CMOS chiếm ưu thế tuyệt đối trong thị trường logic, một số công nghệ khác vẫn tồn tại trong các ứng dụng chuyên biệt. BiCMOS kết hợp transistor lưỡng cực và MOSFET, mang lại tốc độ cao hơn và khả năng điều khiển tải lớn, nhưng tiêu thụ năng lượng cao hơn. GaAs (Gallium Arsenide) và SiGe (Silicon Germanium) được sử dụng trong ứng dụng tần số cao hoặc RF nhờ độ linh động hạt dẫn cao và tần số cắt lớn.

Tương lai và xu hướng phát triển

Tương lai của CMOS hướng tới việc kết hợp các cải tiến cấu trúc và vật liệu để vượt qua giới hạn vật lý của silicon. Các xu hướng bao gồm:

• Áp dụng vật liệu kênh mới như graphene, MoS₂, hoặc GaN để cải thiện độ linh động và giảm rò rỉ.
• Công nghệ 3D-CMOS và chiplet nhằm tăng mật độ mà không thu nhỏ kích thước transistor.
• Tích hợp quang điện tử trên CMOS để hỗ trợ truyền dữ liệu tốc độ cao với tiêu thụ điện năng thấp.
• Sử dụng kỹ thuật thiết kế mới như điện áp động (dynamic voltage scaling) và logic gần bộ nhớ (near-memory computing).

Các nghiên cứu gần đây trên Nature Electronics và IEEE Electron Device Letters cung cấp bằng chứng về tiềm năng của các xu hướng này.

Danh sách tài liệu tham khảo

• Intel Foundry. “Technology Advancements at IEDM 2024.” Intel Newsroom.
• TSMC. “Logic Technology Overview.” TSMC.
• IEEE Electron Device Society. “The Anatomy of a Power MOSFET.” IEEE EDS.
• Texas Instruments. “Logic Guide.” TI.
• Nature Electronics. “CMOS Devices and Applications.” Nature.